Laporan Akhir 2



 1. Jurnal[kembali]







 2. Alat dan Bahan [kembali]

Gambar 2.1 DL2203C Module D’Lorenzo 

Gambar 2.2 DL2203S Module D’Lorenzo 

Gambar 123 Jumper

Alat yang di gunakan :

1. Panel DL 2203C
2. Panel DL 2203S
3. Jumper.
     

 3. Rangkaian Simulasi [kembali]

        Percobaan 2


Rangkaian pada modul

Rangkaian Pada Percobaan



  4. Prinsip Kerja Rangkaian [kembali]

Prinsip Kerja T Flip Flop

T Flip Flop sebenarnya bisa diperoleh dari J-K Flip Flop dengan menghubungkan j dan k akan menjadi satu input yaitu T. Pada rangkaian ini, saklar B1 dihubungkan ke set (S),  T dihubungkan ke Vcc sehingga memberi logika 1 ke input (T=1), B0 dihubungkan ke reset (R), dan B2 diabaikan karena don’t care.

Dengan B0=0, maka input reset dalam keadaan aktif, artinya keluaran Q akan dipaksa menjadi 0 secara asinkron, tanpa menunggu pulsa clock. 

Secara umum:

  • Jika T=0, maka setiap tepi clock flip flop tidak berubah (hold).

  • Jika T=1, maka pada setiap falling edge clock, keluaran Q akan toggle.

  • Tetapi pada kondisi khusus percobaan ini, karena reset aktif (B0=0), maka output Q dipaksa 0 meskipun T=1.

 5. Video Rangkaian [kembali] 





Video Percobaan 2

 6. Analisa [kembali]










 7. Link Download [kembali]
















   

    

di Tidak ada komentar:

Laporan Akhir 1



 1. Jurnal[kembali]







 2. Alat dan Bahan [kembali]

Gambar 2.1 DL2203C Module D’Lorenzo 

Gambar 2.2 DL2203S Module D’Lorenzo 

Gambar 123 Jumper

Alat yang di gunakan :

1. Panel DL 2203C
2. Panel DL 2203S
3. Jumper.
     

 3. Rangkaian Simulasi [kembali]

       Percobaan 1


Rangkaian pada modul

Rangkaian Pada Percobaan



  4. Prinsip Kerja Rangkaian [kembali]

Prinsip Kerja J-K Flip Flop (falling edge triggered)

J-K Flip Flop akan mengubah keluarannya hanya pada saat falling edge clock, yaitu ketika sinyal clock berubah dari logika 1 ke 0. Pada kondisi ini, kombinasi input J dan K menentukan keadaan Q berikutnya. Jika J=0 dan K=0 maka keluaran tetap (hold), jika J=0 dan K=1 maka Q di-reset menjadi 0, jika J=1 dan K=0 maka Q di-set menjadi 1, sedangkan jika J=1 dan K=1 maka Q akan toggle atau berbalik dari keadaan sebelumnya. ketika rising edge clock, keluaran Q tetap stabil.

Prinsip Kerja D Flip Flop (rising edge triggered)

D Flip Flop bekerja dengan prinsip bahwa keluarannya hanya berubah pada saat rising edge clock, yaitu ketika sinyal clock berubah dari logika 0 ke 1. Pada saat itu, nilai keluaran Q akan langsung mengikuti nilai input D. Jika D=1 maka Q menjadi 1, dan jika D=0 maka Q menjadi 0. Di antara tepi naik clock, keluaran tidak berubah sehingga D Flip Flop berfungsi sebagai penyimpan data sinkron yang hanya memperbarui output ketika terjadi rising edge.

 5. Video Rangkaian [kembali] 



Video Percobaan 1

 6. Analisa [kembali]









 7. Link Download [kembali]
















   

    

di Tidak ada komentar:

MODUL 2

Flip-flop

                                                            [KEMBALI KE MENU SEBELUMNYA]




1. Tujuan[Kembali]

  1. Merangkai dan menguji berbagai macam flip-flop. 

2. Alat dan Bahan [Kembali]

  1. DL2203C Module D’Lorenzo 
    Gambar 1.1 DL2203C Module D’Lorenzo

  2. DL2203S Module D’Lorenzo 
    Gambar 1.2 Module DL2203S Module D’Lorenzo

  3. Jumper
    Gambar 2.2 Jumper
  4.  Panel DL 2203C
  5.  Panel DL 2203D
  6. Panel DL 2203S

3. Dasar Teori [Kembali]

Flip-flop adalah rangkaian elektronika yang memilki dua kondisi stabil dan dapat digunakan untuk menyimpan informasi. Flip-flop merupakan pengaplikasian gerbang logika yang bersifat Multivibrator Bistabil. Dikatakan Multibrator Bistabil karena kedua tingkat tegangan keluaran pada Multivibrator tersebut adalah stabil dan hanya akan mengubah situasi tingkat tegangan keluarannya saat dipicu (trigger).  Flip-flop mempunyai dua Output (Keluaran) yang salah satu outputnya merupakan komplemen Output yang lain.

a. R-S Flip-Flop
R-S Flip-flop merupakan dasar dari semua flip-flop yang memiliki 2 gerbang inputan atau masukan yaitu R dan S. 
 

Gambar 2.3 R-S Flip-Flop

b. J-K Flip-Flop
Kelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya.
  
Gambar 2.4 JK Flip-Flop
c. D Flip-Flop
D Flip-flop merupakan salah satu jenis flip-flop yang dibangun dengan menggunakan flip-flop R-S. Perbedaan dengan R-S flip-flop terletak pada inputan R, dan D Flip-flop inputan R terlebih dahulu diberi gerbang NOT.
 
Gambar 2.5 D Flip-Flop
d. T Flip-Flop
T Flip-flop merupakan rangkaian flip-flop yang telah di buat dengan menggunakan J-K Flip-flop yang kedua inputannya dihubungkan menjadi satu maka akan diperoleh flip-flop yang memiliki watak membalik output sebelumnya jika inputannya tinggi dan outputnya akan tetap jika inputannya rendah.
 

Gambar 2.6 T Flip-Flop


4. Percobaan [Kembali]




di Tidak ada komentar:

Tugas Pendahuluan 2



 1. Kondisi[kembali]

Modul 2 Percobaan 2 Kondisi 2
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=clock, B1=1, B2=don’t care

 2. Gambar Rangkaian Simulasi [kembali]


 3. Video Simulasi [kembali]




 4. Prinsip Kerja Rangkaian [kembali]

       Pada percobaan menggunakan IC 74LS112 (JK Flip-Flop), pin J dan K berfungsi sebagai input T, R (reset) untuk menghapus output, S (set) untuk menetapkan output tinggi, dan CLK yang aktif pada logika low sebagai pengendali kerja IC. Output Q merupakan hasil utama, sedangkan Q' adalah kebalikannya.

        Dalam percobaan ini, rangkaian berada pada keadaan reset (R). Artinya, sinyal reset aktif dan membuat output Q diatur menjadi 0. Pada kondisi ini, input lain seperti saklar B2 bersifat don’t care, karena perubahan nilainya tidak memengaruhi hasil keluaran. Dengan demikian, selama flip-flop dalam keadaan reset, output Q akan tetap bernilai 0, menandakan bahwa rangkaian sedang tidak menyimpan data atau tidak melakukan proses toggle.

 5. Link Download [kembali]













di Tidak ada komentar:

Tugas Pendahuluan 1



 1. Kondisi[kembali]

Modul 2 Percobaan 1 Kondisi 2
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock

 2. Gambar Rangkaian Simulasi [kembali]



 3. Video Simulasi [kembali]




 4. Prinsip Kerja Rangkaian [kembali]

       Pada proteus kita menggunakan 2 IC untuk 2 buah rangkaian, yaitu : IC 7474 sebagai rangkaian D Flip-flop dan IC 74LS112 sebagai rangkaian JK Flip-Flop. 

        Pada IC D Flip-flop terdapat satu buah input D = data, S = Set, R = Reset, CLK = Clock, Q dan Q' sebagai output. Input D dihubungkan ke saklar B5, Clock ke B6, Set ke B1, dan Reset ke B0. Setelah itu, kita sesuaikan kondisi saklar dengan kondisi 2. Set di kondisi ini tidak aktif karena berlogika 1 (active low) dan reset aktif. Hal ini menyebabkan nilai output Q berlogika 0 dan Q' berlogika 1. Disini apapun kondisi D tidak akan mempengaruhi hasil output, 

        Selanjutnya IC 74LS112 hampir sama dengan D flip flop, bedanya untuk input JK flip flop terdapat 2 buah, yaitu J yang terhubung ke saklar B2, dan K ke saklar B4. Untuk saklar B3  dihubungkan ke clock IC. Karena di kondisi 2 ini set tidak aktif dan reset aktif, maka hasil output Q akan bernilai 0 dan Q' bernilai 1. Artinya, apapun kondisi nilai  J dan k tidak akan berpengaruh terhadap hasil output karena IC dalam kondisi reset.

 5. Link Download [kembali]













di Tidak ada komentar:
Langganan: Komentar (Atom)

MODUL 4

[KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan Percob...

  • MODUL 1
    Gerbang Logika [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Tujuan 2. Alat dan Bahan 3. Dasar Teori 4. Percobaan Percobaan ...  Tugas Pendahul...
  • Tugas Besar
    [KEMBALI KE MENU SEBELUMNYA] DAFTAR ISI 1. Pendahuluan 2. Tujuan 3. Alat dan Bahan 4. Dasar Teori 5. Percobaan    a) Pr...